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その他 2018.09.11

半導体業界の話題(第3回) 〜エレクトロニクス業界の発展を牽引してきた 「ムーアの法則」はさらに続く②〜

厚木エレクトロニクス 加藤 俊夫

半導体業界の話題(第3回) 〜エレクトロニクス業界の発展を牽引してきた 「ムーアの法則」はさらに続く②〜


1. はじめに

 先月号では、LSIの集積度が年々増加するというムーアの法則を示し、その主な技術としてパターンの微細化が重要であることを述べ、CMOSの簡単な説明を行った。比例縮小則の示すところでは、微細化により集積度が上がるだけでなく、LSIの性能も向上することを述べたが、いっぽう、表1のような多くの弊害があらわれるようになり、その解決のためLSIの構造が複雑になってきた。今月はその解説を行う。

表1.jpg

表1 CMOSLSIの微細化に伴い発生した諸問題(先月号の再掲)

 

2. 短チャンネル効果の抑制

 MOSトランジスタのゲートの寸法がソース/ドレインの深さ方向の寸法と同程度の場合は、図1の①のようにゲート電極からの電界でトランジスタ動作が正常に行われる。ところが、平面上のパターンをどんどん微細化し、結晶内部への寸法をそのままにすると、図1の②のようにゲート電極からの制御が困難となり、ドレインからの空乏層が伸びてソースとドレイン間に漏れ電流が発生する。これを防ぐには、図1③のように斜めのイオン注入によりチャンネルの深い部分の濃度を高くして空乏層の広がりを防ぐ方法や、④ソースとドレインから浅い張り出し部(Extentionと呼ばれる)を設けるのが良く、現在の2次元MOSでは全てこの張り出し構造になっている。

張り出し部分を作成する方法は中々巧妙である。図2のように浅いイオン注入を行い、次いでCVD膜(主にSiO2)をデポジットした後、そのままエッチングして膜を取ってしまう。ところがCVD膜はゲート電極の側壁に雪の吹き溜まりのように厚くついているので、全面エッチングしても側壁膜が残ってくれる。この側壁膜をマスクにして深いイオン注入を行うと、図2のように張り出し部分が形成される。

図1.jpg

ゲート長(チャンネル長)が短くなるとソース/ドレインの下部の電界が制御できず空乏層が繋がって、②のように漏れ電流が発生する。これを防ぐには、③斜めイオン注入や、④のソース/ドレインに浅い張り出し部を設ける構造が行われている

図1

 

図2.jpg

張り出し部になる浅いイオン注入後、CVD膜を付けてエッチングすると雪の吹き溜まりのように側壁に膜が残る。これをマスクに深いイオン注入を行うと、図のようにソース/ドレインの浅い張り出し部が形成される

図2

 

3. 配線のCR時定数の増加

一般の電子回路では、必ず抵抗Rと容量C(コンデンサー)がついて回る問題である。すなわち、配線には超伝導でも用いない限り寄生抵抗があり、配線間や素子間には容量が発生する。このRとCが周波数特性を悪化させる。この関係を水で容器を満たす例で示したのが図3で、導水管が細くて流水の抵抗が大きく、水を貯める容器が大きいと満杯にするには時間がかかる。電気回路では、プラスの電圧が掛かっている間に容量Cに充電し切れず、極性がマイナスに代わると追従できないことになる。従って、高周波回路では、CとRの値を小さくすることは重要である。

図3.jpg

導管の抵抗が大きいと、水を容器に満たすのに時間が掛かる。電気回路でも抵抗Rと容量C(コンデンサ)が大きいと、容量に充電するのに時間がかかり、周波数の高い回路には応答できない

図3

 

さて、LSIの配線構造は図4のように多層で、今や14層のLSIも出現している。LSIの微細化に対応して、配線の寸法も微細化が進んで、20nmから10nmの時代になりつつある。配線が微細化されると、抵抗値は断面積に反比例するので図5のように配線抵抗が大きくなり、配線間の容量も層間の距離が縮小すると大きくなる。比例縮小則では、LSIが微細化されると周波数特性が向上することになっていたが、それはトランジスタについてのことであって、配線に関しては100nm以下の微細化LSIでは、周波数特性が向上しないどころか悪化する可能性があり大きな問題となった。

図4.jpg

5層配線の断面の例。現在は14層配線なども現れている

図4

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配線の微細化が進むと、寄生抵抗Rと配線間の容量Cが大きくなる

図5

 

4. CR値を下げる対策

 

1. 銅配線の採用

 配線抵抗を大きくしないためには、抵抗率の小さい材料を使いたい。LSIの配線材料は長年の間アルミニウムが用いられてきた。アルミニウムは抵抗率も低いし、図6左に示すようにスパッタでウエハ全面に膜付けし、フォトレジストでマスクして塩素系ガスでプラズマエッチングすれば、比較的簡単に微細パターンが形成できるので、十数年前までは配線は全てアルミ二ウムであった。アルミニウムより抵抗率の低い材料としては銅と銀があるが、加工のしやすさから銅が用いられるようになった。

 しかし、銅はアルミニウムと同様のプロセスは採用できない。すなわち、プラズマエッチングに適した化学反応を示す材料がなく、図6右に示すような複雑なプロセスになる。まず層間絶縁膜をエッチングして銅配線を形成すべきパターンを穿つ。次いで銅をめっきで埋め、表面に余分についた銅をCMP(Chemical Mechanical Polish)で削って平坦化する。これをダマシンと呼んでいる。ダマシンとは、ダマスカス地方の技法のことで、日本にその技術が渡来して象嵌となって宝石などを埋め込んで削り出すのに用いられている。銅はアルミニウムに比べて抵抗率が約2/3なので、現在のLSIの主流となっている。

図6.jpg

アルミニウム配線と銅配線のプロセス。銅は適当なエッチング材がないため、配線の形状に会うように絶縁膜を穿ち、その中にめっきで銅を埋めて、表面を平坦に削る。また、銅はSiO2などの絶縁膜中に拡散して電極間をショートさせる危険があるため、障壁となるバリア金属で囲む必要がある

図6

 

2. 銅配線の問題点

 銅配線のプロセスは複雑なダマシンが必要なので、配線層が10層にもなるとコストアップの原因となり、また銅の研磨で発生する銅の微粒子の洗浄などは厄介な問題である。しかし、もっとも厄介な問題は、SiO2やBPSG(Boro Phospho Silicate Glass)など層間絶縁膜中を銅が拡散することである。LSIを使用中に電極間に電界がかかると銅分子が拡散して電極間をショートしてしまう。これを防ぐため、図7のように銅配線の回りに銅の移動の障壁となるバリア金属を挟む必要がある。バリア金属として、チタン(Ti/TiNの積層)が用いられ、マンガン、ルテニウム、コバルトなども検討されているが、図7に示すように配線が微細になると、配線中にバリア金属の占める割合が大きくなって、折角抵抗率の低い銅を用いても抵抗率の高いバリア金属のために平均した抵抗が大きくなってしまう。たとえば、バリア金属層が3nm(両サイドで6nm)でも銅の幅が54nmなら、銅の占める幅が90%あって大きな問題はない。ところがバリア層を2nm(両サイドで4nm)と薄くしても銅の幅が8nmに時には、銅の占める幅が2/3になってしまいアルミニウムから切り替えた意味がなくなってしまう。したがって、バリア金属の種類の検討とともに、いかに薄くするかが大きな問題となっており、現在も完全な解決策は確立していない。

図7.jpg

バリア金属は、一般に銅に比べて1桁近く抵抗値が高い。

従って、配線幅に対してバリア金属の幅が占める率が大きくなると、配線抵抗値が大きくなってしまう

図7

 

 また、配線の断面積が減少するにしたがい、電流密度が大きくなって(すなわち、流れる電子の数が増えて)、電子のエネルギーで配線を形成している原子が動かされる図8のような現象が起こる。電子に比べて原子の質量は数万倍であるから、軽い電子があたっても平気と思われるかも知れないが、ネズミが100万匹、一度に象にぶつかれば象も動くだろう。これをEM(エレクトロマイグレーション、Electro-Migration)といって、LSIを使用中に断線に至る重大問題である。アルミニウムに比べて銅の方がEMが起こりにくいが、それでも完全解決とは言い難く、バリア金属の種類や成膜条件などの検討が進められている。

図8.jpg

エレクトロマイグレーションで配線金属に空洞ができる様子

図8

 

 CR値を下げるには、容量Cも下げる必要がある。層間絶縁膜をポーラスにするとか、比誘電率=1の真空(空気)にしてしまうとか工夫されている。

 これらは来月、取り上げることにする。

厚木エレクトロニクス 加藤 俊夫

国内唯一の実装技術専門誌!『エレクトロニクス 実装技術』から転載。 最新号、雑誌の詳細はこちら

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