半導体業界の話題（第4回） 〜エレクトロニクス業界の発展を牽引してきた「ムーアの法則」はさらに続く③〜

1. 配線のCR値を下げる工夫

　先月号では、回路の抵抗Rとコンデンサ容量Cの積であるCR時定数が大きくなると回路の周波数特性が悪化することを説明し、CRの内、抵抗Rを下げるための対策について議論した。今月は容量Cを下げる工夫を取り上げる。

1. 配線の層間絶縁層はLow-kに

　配線の層間絶縁膜は、古くからSiO2またはBPSG膜（Boro-Phospho Silicate Glass：ホウ素リンガラス）が用いられ、比誘電率k≒4.0である。

　誘電率の表記は、物理関係ではεであるが、回路関係ではkが用いられ、低誘電率をLow-kと呼んでいる。コンデンサの容量値は、電極版の面積をA、電極版の間隔をdとすれば、容量Cは次式で表される。

　LSIの微細化が進むと、配線の断面積に相当する上式のAもある程度小さくなるが、dはますます小さくなって、容量Cは大きな値となってしまう。

　そこでCを小さくするにはkを下げることが重要となる。Low-k膜としてCVD材料なら、SiOF（k＝3.4〜3.8）、SiOC（k＝2.5〜3.0）などが用いられ、有機物系のスピンコートできる材料も使われている。

　図1は主なLow-k材料である。

2. ポーラス膜でLow-k化

　真空ならk＝1でそれ以上に低いk値はないが、現実のLSIの配線層間を真空や空気（真空とほとんど同じk＝1）にすると、配線を支えるものがないぶらぶら構造ではとても製品にはならない。

　そこで、通常の膜と真空の中間的なポーラス（Porous：多孔質）膜が用いられている（図2上）。

　ポーラス膜の空孔率（Polosity）を高くすると誘電率は真空に近くなり下げられるが、スポンジのような柔らかい膜になってしまい、後のプロセス中に機械的応力が掛かった場合に変形し破壊されるような問題が発生する。

　また、空孔の中に水分などが入ると、誘電率が大きくなってしまう。

　図2下は、配線間に大きな空洞を作ってk値を2.5以下に下げた例である。

　空孔率を大きくすると誘電率は下げられるが、図3に示すように機械的強度が弱くなり、トレードオフの関係である。

3. ポーラス膜の製法と問題点

　ポーラス膜の製法は、溶液による塗布方法とCVD（Chemical Vapor Deposition）の2種類がある。

　各社ごとに使用する材料やプロセスのノウハウがあって標準的な製法はないと思われるので、以下は一例である。

　塗布する材料として、シリカ前躯体と界面活性剤を混合した液をウエハ上に塗布し、数百℃の温度で加熱すると、シリカの薄膜が生成しその中に界面活性剤による空孔ができる。

　成膜条件にもよるが、数nm程度の径の空孔ができ、界面活性剤の量を変えるとkの値を変えることができる。

　空孔の数が多くしても機械的強度が弱くならないように、対策として有機ケイ素化合物でシリカ骨格を補強したり、焼成温度を上げるなどが行われている。

　ポーラス膜の問題点の一部を図4に示す。図4の①Aは、空孔がエッチングした溝の表面に顔を出している場合で、その後、溝の中に銅配線する場合の薄いバリア金属の均一性がなくなる。Bのように空孔が連続していると、ここを水分が侵入してk値を上げてしまって空孔の効果がなくなってしまう。

　図4の②は溝の表面から水分やガスが侵入しないようにバリア層を設けた例で、図4の③は空孔の径を小さくして空孔が連続しても影響がないようにした例である。

4. エアギャップの製法

　配線の間隔が狭いとその部分にCVDで膜を入れるのが難しく、空洞ができてしまう。

　以前は空洞ができないように努力していたが、逆にLow-k化には空洞ができるのがメリットになった。

　配線間の狭い部分のｋ値を下げることができるので、空洞の効果は大きい。　図5は、CVDで空洞ができる様子を表している。すなわち、CVDのガス流がトレンチの底まで垂直に流れていると、図5の①のようにトレンチ底から順に膜が成長する。

　いっぽう、図5の②のようにひさしのあるようなトレンチの場合はガス流が平行でなくなり、トレンチの底だけでなく側壁からも成長して、図に示したように大きな空洞ができる。

　完全なエアギャップではないのでk＝1ではないが、側壁の膜で強度が少しは補強されている。

　図6は、LSIの配線の様子を表したもので、一般に下層の配線は微細であり、層間膜としてLow-kが要求される。

　いっぽう、上層が太い配線なのでLow-kの必要がない。機械的強度は下層が軟弱であるが、上層が硬くてしっかり押さえているので、後工程でのCMP研磨やワイヤボンドの機械的応力にある程度は対処できる。

2. SOIによる低容量化

　SOI（Silicon on Insulator）は、古くからあるデバイス構造で多くのICが生産されてきたが、微細化が進むと図7右のようにSiのチャンネル層の厚さが10nm以下に薄くなってきた。

　従来のMOS構造では、図7左のように接合の空乏層容量が大きいが、SOI構造だと容量が極めて小さく動作速度が向上する。

　現在、10nmノードのLSIが生産になっているが、SOI構造の場合は15nm程度でもほぼ同等の特性が得られている。SOIはウエハの製造には凝った方法が必要で、フランスのSOITEC社が開発した図8の方法が用いられている。

　ウエハは高コストだが、製造プロセスコストがそれ以上に高コストになったため、性能を重視するLSIではSOIが用いられている。

　以上、今月は配線の層間膜を中心に見てきた。来月は、微細化に伴って縦方向も微細化が必要になり、ゲート酸化膜が1nm程度になって大問題が発生した話を取り上げたい。